TSMC의 5.5-reticle CoWoS 첨단 패키징 수율이 현재 98%를 꾸준히 넘어 일부 경우 99% 안팎에 이른다고, 8월 11일 보도된 TSMC 부사장 Jun He의 발언을 인용해 전해졌습니다.

레티클 수가 상한선인 이유

레티클은 노광 장비가 한 번에 노출할 수 있는 최대 면적입니다. 첨단 패키징은 여러 레티클 크기의 영역을 하나의 기판 위에 이어 붙이며, 레티클이 하나 더 늘 때마다 이미 여러 완성 다이를 탑재한 조립체에서 결함이 발생할 가능성도 커집니다. 5.5-reticle에서 98% 수율은 업계에서 가장 비싼 조립체가 더 이상 위험한 단계가 아님을 뜻합니다.

2028년 목표

TSMC는 2028년에 14-reticle 패키지를 제시하고 있으며, 여기에 약 10개의 컴퓨트 다이와 20개의 HBM 스택을 통합할 계획입니다. 2029년부터는 그보다 더 큰 형태도 가능합니다. 이는 현재보다 대략 세 배에 이르는 면적 한도로, 가속기 설계자들이 계획을 세울 수 있는 물리적 상한을 설정합니다.

생산능력과 인터커넥트

CoWoS 생산능력은 3년 연속 매년 거의 두 배로 늘었으며, 10개의 첨단 패키징 시설에서 이를 뒷받침하고 있습니다. SoIC 측면에서는 하이브리드 본드 피치가 2025년 6µm에서 2029년 4.5µm로 촘촘해지며, 인터커넥트 밀도는 약 50배로 높아집니다.

TSMC가 부족하다고 지목한 것

He는 AI 병목으로 패키징 생산능력이 아니라 메모리와 ABF 기판을 지목했습니다. 유의할 점은, 이 내용이 TSMC의 공식 발표가 아니라 대만 언론을 통해 전해진 기술 행사 발언이라는 점이며, 2028년 로드맵 역시 제품이 아니라 계획이라는 점입니다.

지금 2028년 수치가 중요한 이유

가속기 아키텍처는 테이프아웃 수년 전부터 사실상 고정되므로, 2028년의 레티클 예산 언급은 오늘의 설계 입력값이 됩니다. 10개의 컴퓨트 다이와 20개의 HBM 스택 조합은 현재 부품을 훨씬 뛰어넘는 메모리 대역폭을 뜻하며, He가 병목으로 메모리와 기판을 꼽은 이유가 바로 여기에 있습니다.