据 TSMC 副总裁 Jun He 在 8 月 11 日发表的讲话，TSMC 的 5.5-reticle CoWoS 先进封装良率如今已稳定超过 98%，在某些情况下接近 99%。
为何 reticle 数量是上限
reticle 是光刻设备一次能够曝光的最大面积。先进封装会将多个 reticle 大小的区域拼接到单一基板上，每增加一个区域，都会成倍放大缺陷导致已包含多颗成品芯片的封装报废的风险。5.5 reticle 时达到 98% 的良率，意味着业内最昂贵的封装如今已不再是高风险环节。
2028 年目标
TSMC 规划在 2028 年推出 14-reticle 封装，集成约 10 颗计算芯片和 20 组 HBM 堆栈，并计划自 2029 年起推出更大规格。这大约是当下面积预算的三倍，也为加速器设计者划定了可规划的物理边界。
产能与互连
CoWoS 产能在连续三年里每年都 几乎翻了一番，覆盖 10 个先进封装工厂。在 SoIC 方面，混合键合间距将从 2025 年的 6µm 收紧至 2029 年的 4.5µm——互连密度约提升 50 倍。
TSMC 认为短缺的是什么
He 指出，AI 的瓶颈是 存储和 ABF 基板，而不是封装产能。需要注意的是：这些是台湾媒体转述的一场技术活动上的发言，并非 TSMC 官方新闻稿；2028 年路线图是计划，而非产品。
为何 2028 年的数字如今就很重要
加速器架构往往在流片前数年就已锁定，因此，针对 2028 年给出的 reticle 预算，如今就已是设计输入。10 颗计算芯片配 20 组 HBM 堆栈，意味着内存带宽将远高于现有芯片——这正是 He 所称瓶颈在存储和基板而非封装产能的原因。