Os rendimentos do CoWoS de 5,5 retículos da TSMC agora superam consistentemente 98% e chegam a cerca de 99% em alguns casos, segundo comentários do vice-presidente da TSMC, Jun He, reportados em 11 de agosto.
Por que a contagem de retículos é o limite
Um retículo é a área máxima que uma ferramenta de litografia pode expor de uma só vez. A embalagem avançada costura várias regiões do tamanho de retículos sobre um único substrato, e cada uma adicional multiplica a chance de um defeito destruir uma montagem que já carrega vários chips prontos. Um rendimento de 98% em 5,5 retículos significa que as montagens mais caras da indústria já não são mais a etapa arriscada.
A meta de 2028
A TSMC projeta um pacote de 14 retículos para 2028, integrando cerca de 10 chips de computação com 20 pilhas HBM, com formatos além disso a partir de 2029. Isso equivale a aproximadamente o triplo do orçamento de área atual e define o envelope físico com que os projetistas de aceleradores podem trabalhar.
Capacidade e interconexão
A capacidade de CoWoS quase dobrou a cada ano por três anos consecutivos, em dez instalações de embalagem avançada. No lado do SoIC, o passo do hybrid bond diminui de 6µm em 2025 para 4,5µm até 2029 — cerca de 50x a densidade de interconexão.
O que a TSMC diz que está em falta
He apontou memória e substratos ABF, e não a capacidade de embalagem, como os gargalos da IA. Vale notar a origem: trata-se de comentários relatados em um evento técnico e repercutidos pela imprensa taiwanesa, não de um comunicado da TSMC, e o roteiro de 2028 é um plano, não um produto.
Por que um número de 2028 importa agora
As arquiteturas de aceleradores são definidas anos antes do tape-out, então um orçamento de retículo anunciado para 2028 já é uma entrada de projeto hoje. Dez chips de computação contra vinte pilhas HBM implicam largura de banda de memória muito além das peças atuais — justamente por isso o gargalo apontado por He é memória e substratos, e não a capacidade de embalagem.