在 8月23日 的 Hot Chips 38 教程日上，Samsung 说明了高带宽存储堆栈下方的基底芯片正在如何变化。对于 HBM4，该公司正在把其 D1c DRAM 工艺与一个 4nm 逻辑节点结合使用——这是一个代工级逻辑工艺，用于历史上一直被视作“管线”的那一层。

实际披露了什么

基底芯片位于堆栈底部，负责处理其上方存储与旁边处理器之间的接口。将其迁移到 4nm 逻辑工艺，意味着它可以承载真正的逻辑功能——不只是地址译码和 I/O。Samsung 的路线图还延伸到 HBM5，其单堆栈容量已推进到 60GB 以上，带宽达到 6 TB/s。

制约路线图的关键数字

值得记住的不是容量或带宽，而是基底芯片的功率密度。Samsung 显示，这一数值在 sHBM4E 到 sHBM5 之间从 0.5 W/mm2 上升到 2.0 W/mm2 以上——大致翻了四倍。而这一层埋在 DRAM 堆栈底部，DRAM 恰恰是最不耐热的组件。路线图上的其他一切，都取决于这些热量能否被带走。

常见解读哪里错了

有两点。第一，教程环节的路线图并不等于产品发布：这里没有 HBM5 的上市日期、客户或定价；一张描述目标的幻灯片，也不等于可出货产品。第二，外界在这次会议上广泛流传、并贴到 Samsung 身上的一组数字——所谓 70% 和 230% 的 zHBM 说法——并非来自这份披露。这些数字源自聚合报道，不见于会议记录；而 zHBM 本身早在 8月5日 左右就已公布，早于 Hot Chips 数周。真正新的，是基底芯片和 HBM5 相关内容。

为什么战场转移到了基底芯片

存储厂商已经花了十年时间在堆栈高度和带宽上竞争。把逻辑工艺放到堆栈底部，会让基底芯片从一个只是“通过”的地方，变成一个可以叠加架构的地方——这也是为什么三大 HBM 厂商都把教程时段用在了它上面，以及为什么热设计指标才是决定它能走多远的关键。