في يوم الدروس التعليمية من Hot Chips 38 في 23 أغسطس، أوضحت Samsung كيف تتغير الشريحة القاعدية أسفل حزمة الذاكرة عالية النطاق الترددي. بالنسبة إلى HBM4، تطبق الشركة عملية DRAM الخاصة بها D1c إلى جانب عقدة logic 4nm — وهي عملية منطقية من فئة foundry، تُستخدم للطبقة التي كان يُنظر إليها تاريخيًا بوصفها مجرد قناة توصيل.
ما الذي يُكشف عنه فعليًا
تستقر الشريحة القاعدية في أسفل الحزمة وتتولى الواجهة بين الذاكرة فوقها والمعالج إلى جانبها. نقلها إلى عملية منطقية 4nm يعني أنها تستطيع حمل منطق حقيقي — أكثر من مجرد فك ترميز العناوين و I/O. تمتد خريطة Samsung حتى HBM5، التي وضعتها بما يزيد على 60GB لكل حزمة و6 TB/s من النطاق الترددي.
الرقم الذي يقيد الخريطة
الرقم الذي يستحق الاحتفاظ به ليس السعة أو النطاق الترددي، بل كثافة الطاقة في الشريحة القاعدية، إذ أظهرت Samsung أنها ترتفع من 0.5 W/mm2 إلى أكثر من 2.0 W/mm2 بين sHBM4E وsHBM5 — أي ما يعادل تقريبًا أربعة أضعاف، في الطبقة المدفونة في أسفل رزمة من DRAM، حيث تكون DRAM المكوّن الأقل تحمّلًا للحرارة. وكل ما في الخريطة الأخرى يتوقف على ما إذا كان يمكن نقل تلك الحرارة.
ما تخطئ فيه الصياغة الشائعة
أمران. أولًا، خريطة طريق في جلسة تعليمية ليست إعلانًا عن منتج: HBM5 لا يملك هنا موعد إطلاق ولا عميلًا ولا تسعيرًا، وعرض الشريحة لهدف ما لا يعني جزءًا جاهزًا للشحن. ثانيًا، مجموعة الأرقام التي ارتبطت على نطاق واسع بـ Samsung في هذا المؤتمر — ادعاءا 70% و230% لـ zHBM — لا تأتي من هذا الكشف. هذه الأرقام تعود إلى تقارير مجمّعين، وهي غائبة عن نص الجلسة، كما أن zHBM نفسه كُشف عنه نحو 5 أغسطس، أي قبل Hot Chips بأسابيع. المادة الخاصة بالشريحة القاعدية وHBM5 هي الجزء الجديد.
لماذا انتقلت المعركة إلى الشريحة القاعدية
أمضى مصنعو الذاكرة عقدًا يتنافسون على ارتفاع الرزمة وعرض النطاق الترددي. إن وضع عملية منطقية في أسفل الرزمة يحوّل الشريحة القاعدية إلى مكان يمكن فيه إضافة البنية المعمارية بدلًا من مجرد العبور خلالها — ولهذا خصصت الشركات الثلاث الكبرى في HBM أوقات عروضها التعليمية لهذا الموضوع، ولهذا أيضًا فإن الرقم الحراري هو الذي يحدد إلى أي مدى يمكن أن يصل الأمر.