Il backlog di Cadence tocca un record di 8,1 miliardi di dollari e non distingue un solo centesimo di ricavi AI

Cadence Design Systems ha comunicato i risultati del secondo trimestre dopo la chiusura del mercato statunitense il 27 luglio, superando le stime e alzando le guidance per l’intero anno sulla base di quella che l’amministratore delegato Anirudh Devgan ha definito "accelerating demand for our AI-driven solutions across both Design for AI and AI for Design fronts." Il titolo è salito di circa il 4% nel dopo mercato.

Il trimestre

Ricavi pari a 1,584 miliardi di dollari, in aumento del 24% rispetto a 1,275 miliardi di dollari. Utili diluiti per azione non-GAAP di 2,11 dollari contro 1,65 dollari; EPS GAAP di 1,33 dollari contro 0,59 dollari. Margine operativo non-GAAP al 45,5%, GAAP al 28,4%. Il backlog ha raggiunto il record di 8,1 miliardi di dollari, con obbligazioni residue di performance a 12 mesi pari a 4,2 miliardi di dollari. Le guidance per l’intero anno sono state alzate a ricavi di 6,26–6,34 miliardi di dollari, pari a una crescita di circa il 19%, con EPS non-GAAP di 8,05–8,15 dollari.

Dove si trova davvero la crescita

I ricavi IP sono cresciuti di oltre il 40% su base annua, il system design and analysis del 37% e l’EDA core del 18%; il business dell’emulazione hardware ha aggiunto 12 nuovi clienti. Cadence ha inoltre lanciato AuraStack, un "super agent" AI per circuiti stampati e packaging avanzato, che si aggiunge agli agenti ChipStack, ViraStack e InnoStack.

La voce che non esiste

Cadence non distingue i ricavi AI. La cifra del 24% riguarda i ricavi complessivi, e le componenti a crescita più rapida — IP ed emulazione — sono trainate da clienti che progettano chip AI, cosa diversa dai clienti che acquistano funzionalità AI. La distinzione conta quando si legge il posizionamento sull’agentic AI: si tratta di una dichiarazione sulla direzione del prodotto, non di un numero comunicato. Anche il backlog non è ricavo, e include contratti pluriennali; l’unica cifra con un orizzonte a 12 mesi è il cRPO da 4,2 miliardi di dollari.

Perché è un indicatore anticipatore

L’automazione della progettazione elettronica si colloca da 18 a 24 mesi prima della spedizione dei chip. Un chip progettato oggi con gli strumenti di Cadence è un chip che arriverà in un data center nel 2028. In una settimana in cui i titoli asiatici della memoria sono scesi del 14% per i timori sull’offerta futura, un backlog record nella progettazione è il dato opposto: i clienti stanno ancora impegnandosi in cicli di design per acceleratori che non esistono ancora.