Lors d’une Memory Executive Summit à Taipei, en amont de SEMICON Taiwan, Choi Jang-seok, responsable de la planification produit mémoire chez Samsung, a présenté une feuille de route de mémoire 3D que l’entreprise baptise CUBE — capacity, utilisation, bandwidth, efficiency. Les chiffres mis en avant sont impressionnants. Aucun ne décrit un produit que l’on peut acheter.

La feuille de route telle qu’énoncée

HBM5 : deux fois les performances de HBM4E, +20% de performances par watt, −20% de résistance thermique. zHBM : des performances 8x supérieures à HBM4E, 3x par watt, et une réduction annoncée de 75–90% de la résistance thermique, obtenue en empilant la mémoire directement sur la puce logique plutôt qu’à côté. zNAND-O : quatre ou huit dies V-NAND via TSV, une densité en bits 10x supérieure à celle de la DRAM et une bande passante en lecture 7x plus élevée que celle de la NAND conventionnelle, avec des échantillons à partir de 2028.

L’erreur dans la présentation

Deux erreurs circulent déjà. La première concerne le temps : il s’agit d’objectifs. La production de masse de HBM5 est prévue autour de 2028 et zHBM après 2029 ; « Samsung lance HBM5 » est faux. La deuxième tient à la base de comparaison. Chaque multiplicateur est donné par rapport à HBM4E — un composant qui, lui aussi, n’est pas en production de volume. « Huit fois plus rapide que la mémoire d’aujourd’hui » n’est donc pas ce qui a été dit, car la mémoire d’aujourd’hui est HBM3E et HBM4.

Ce que la stratégie affirme réellement

La ligne de Choi — selon laquelle Samsung « ne sera plus limité par la surface du circuit imprimé » — en dit l’essentiel. Empiler la mémoire au-dessus de la logique relève d’un argument de packaging et de géométrie, pas du processing-in-memory : le calcul ne migre pas dans la DRAM. En revanche, cela place Samsung en concurrence directe pour la puce de base, la couche que SK hynix adapte sur mesure et que TSMC assemble.

Un contexte à conserver

Korea Herald note que la DRAM a représenté 39% du chiffre d’affaires du deuxième trimestre de Samsung et la NAND 29,3%. C’est ce modèle économique que cette feuille de route entend défendre. Certains détails largement repris — une puce de base en 2 nm contre 4 nm pour HBM4/HBM4E, des empilements de 12, 16 et 20 couches — viennent de TrendForce plutôt que des comptes rendus coréens de la keynote, et doivent donc être attribués comme tels, plutôt qu’intégrés aux affirmations de Samsung.