在台北的 SEMI 论坛上，8 月 31 日，约 UTC 02:03–02:15（当地时间 10:03），TSMC 展示了一份封装路线图，并为其配上了一个醒目的标题：到 2029 年算力约提升 50 倍。但其下方的路线图本身其实很具体，真正起作用的，是这个倍数看起来没有那么直观。
实际给出明确说明的路线图
CoWoS 目前的封装面积约为 5.5 reticles，可承载 12 个 HBM 堆栈。TSMC 对 2029 年的目标是 超过 14 reticles 和 24 个堆栈。在 3D 方向上，SoIC 预计将达到互连密度约 56 倍。HBM4 的基础裸片将转向 N12 工艺，TSMC 将其描述为 功耗降低 45%、带宽提升 2.5 倍。其 COUPE 光学引擎在 112 Gbps 下的插入损耗被标为 0.06 dB，而现行方案为 1.38 dB。
这个倍数从何而来
按路线图给出的数字做算术：封装面积大约提升 2.5 倍（从 5.5 到超过 14 reticles）。HBM 堆栈数量 翻倍（从 12 到 24）。仅这两项，在任何晶体管速度提升之前，就已贡献了约 5 倍中的大部分。剩下的则来自制程缩放、内存带宽和互连密度的叠加。因此，诚实的说法是，2029 年的系统会显著更大、供给更充足，而不是 2029 年的芯片会比 2026 年的芯片快 50 倍。
常见表述的问题出在哪里
有两点。首先，基线从未被说明。 在没有说明起始配置和具体工作负载的情况下，50 倍的说法不是测量，而是一个带有隐含分母的预测。把它报道成“TSMC 说芯片会快 50 倍”，就等于凭空捏造了这家公司并未作出的单芯片速度提升。其次，被广泛转述的那句 到 2027 年硅光子将占据超过 50% 的收发器市场，是 TSMC 一位高管以行业论坛嘉宾身份给出的预测——这是市场判断，不是 TSMC 的产品承诺，也不是 TSMC 的数据。
为什么这仍然重要
因为所有下游环节都受物理数字约束。reticle 数量和 HBM 堆栈数量决定了单个加速器封装能做多大，而这些数字决定了 2029 年的加速器能装下什么。它们也是可以核实的数字。这个倍数是叠加在真实路线图上的营销算术——而这份路线图，才是新闻本身。