타이베이에서 열린 SEMI 포럼에서 8월 31일, 약 02:03–02:15 UTC(현지 시각 10:03), TSMC는 패키징 로드맵을 제시하며 그 위에 하나의 헤드라인을 붙였습니다. 대략 2029년까지 50배의 컴퓨트입니다. 그러나 그 아래의 로드맵은 구체적입니다. 배수는 보이는 것보다 더 많은 일을 하고 있습니다.
실제로 명시된 로드맵
현재 CoWoS는 약 5.5 레티클의 패키지 면적에 HBM 스택 12개를 실어 출하되고 있습니다. TSMC의 2029년 목표는 14 레티클 이상과 24개 스택입니다. 3D 측면에서는 SoIC가 상호연결 밀도를 대략 56배까지 끌어올릴 것으로 예상됩니다. HBM4 베이스 다이는 N12 공정으로 이동하며, TSMC는 이를 45% 낮은 전력과 2.5배의 대역폭으로 설명합니다. COUPE 광 엔진은 112Gbps에서 기존 방식의 1.38dB에 비해 0.06dB의 삽입 손실로 소개됐습니다.
배수가 나오는 방식
로드맵이 요구하는 대로 계산해 보면 됩니다. 패키지 면적은 약 2.5배 늘어납니다(5.5레티클에서 14레티클 이상으로). HBM 스택 수는 두 배가 됩니다(12개에서 24개로). 이 둘만으로도, 어떤 트랜지스터가 더 빨라지기 전부터, 대략 5배의 대부분을 설명합니다. 나머지는 공정 노드 스케일링, 메모리 대역폭, 상호연결 밀도가 겹겹이 더해지는 결과입니다. 따라서 솔직한 표현은 2029년의 시스템이 훨씬 더 크고 더 잘 공급될 것이라는 점이지, 2029년 칩이 2026년 칩보다 50배 더 빠르게 연산한다는 뜻은 아닙니다.
흔한 해석이 놓치는 점
두 가지입니다. 첫째, 기준선이 전혀 제시되지 않습니다. 출발 구성이 무엇인지, 어떤 워크로드인지 밝히지 않은 50배 주장은 측정치가 아니라 암묵적 분모를 둔 전망입니다. 이를 두고 “TSMC가 칩이 50배 빨라질 것이라고 말했다”고 보도하는 것은 회사가 주장하지 않은 칩 단위 속도 향상을 만들어내는 것입니다. 둘째, 널리 반복되는 “실리콘 포토닉스가 2027년까지 트랜시버 시장의 50%를 넘을 것”이라는 문구는 TSMC 임원이 업계 포럼 발언자로서 내놓은 전망입니다. TSMC의 제품 약속도 아니고, TSMC 데이터도 아닙니다.
그래도 중요한 이유
물리적 수치가 결국 하위 산업 전체가 맞닥뜨리는 제약이기 때문입니다. 레티클 수와 HBM 스택 수는 단일 가속기 패키지가 얼마나 커질 수 있는지의 상한을 정하며, 2029년의 가속기가 무엇을 담을 수 있는지를 좌우하는 수치도 바로 그것들입니다. 또한 검증 가능한 수치이기도 합니다. 배수는 실제 로드맵 위에 얹은 마케팅 산술입니다. 뉴스는 그 로드맵에 있습니다.