Nvidia publicou uma análise técnica aprofundada e um white paper em 21 de julho detalhando a microarquitetura do núcleo Olympus dentro de sua CPU Vera — a metade processadora da plataforma Vera Rubin — junto com seus primeiros resultados de SPEC CPU 2026.
O que é realmente novo
As especificações principais — 88 cores, 176 threads, 164MB de L3 unificada e 1,2 TB/s de largura de banda de memória — foram divulgadas no GTC em março. O que chegou em 21 de julho foi o interior: um decoder de 10 vias alimentado por fetch de 16 instruções e uma fila de decode de 48 instruções, um preditor neural de branch que lida com dois branches por ciclo, 18 pipes de execução (oito inteiros, seis vetoriais/FP, quatro de load, dois de store) e renomeação a 10 micro-ops por ciclo.
A história do cache e da memória
Cada núcleo recebe 64KB de cache L1 de instruções de 4 vias, 96KB de cache L1 de dados de 6 vias e 2MB de L2, além da L3 compartilhada de 164MB e um TLB de L2 com 3.000 entradas. A Nvidia também descreve um prefetcher de grafo voltado para estruturas de dados com muitos ponteiros, além de renomeação de memória e predição de valor. O chip é um die monolítico — a forma declarada pela Nvidia de evitar o "chiplet tax" — alimentado por LPDDR5X, que a empresa afirma oferecer 40% menos latência e 5x a largura de banda por watt da DDR5.
O benchmark, lido com cuidado
A Nvidia informa uma Vera de soquete duplo em 925 SPECrate2026_int_base contra 898 de um AMD EPYC 9755 de soquete duplo — cerca de 3%. Mas esses números são estimativas de um sistema pré-produção, compiladas internamente com GNU 15.2, e não submissões oficiais ao SPEC. Sistemas EPYC de soquete duplo já submetidos oficialmente superam 1.000, e os modelos Turin Dense ultrapassam 1.200.
Para onde isso vai
O silício inicial já foi enviado para OpenAI, Anthropic, Oracle Cloud e SpaceX AI; o HPE ProLiant Compute DL394 Gen12 chega ao mercado no outono de 2026. A Nvidia afirma até 1,8x em cargas de trabalho agentic em comparação com x86.