Nvidia ha pubblicato il 21 luglio un approfondimento tecnico e un white paper che illustrano la microarchitettura dei core Olympus all'interno della sua CPU Vera — la metà processore della piattaforma Vera Rubin — insieme ai suoi primi risultati SPEC CPU 2026.
Ciò che è davvero nuovo
Le specifiche principali — 88 core, 176 thread, 164MB di L3 unificata e 1,2 TB/s di banda memoria — erano già state rese note al GTC di marzo. Il 21 luglio sono arrivati i dettagli interni: un decoder a 10 vie alimentato da un fetch di 16 istruzioni e da una coda di decode da 48 istruzioni, un predittore neurale dei branch in grado di gestire due branch per ciclo, 18 canali di esecuzione (otto integer, sei vector/FP, quattro load, due store) e rename a 10 micro-op per ciclo.
La storia di cache e memoria
Ogni core dispone di 64KB di cache istruzioni L1 a 4 vie, 96KB di cache dati L1 a 6 vie e 2MB di L2, oltre alla L3 condivisa da 164MB e a un TLB L2 da 3.000 entry. Nvidia descrive anche un graph prefetcher pensato per strutture dati ricche di puntatori, oltre a memory renaming e value prediction. Il chip è un die monolitico — la soluzione dichiarata da Nvidia per evitare la "chiplet tax" — alimentato da LPDDR5X che, secondo l'azienda, offre una latenza inferiore del 40% e una larghezza di banda per watt 5 volte superiore rispetto a DDR5.
Il benchmark, da leggere con attenzione
Nvidia riporta una Vera a doppio socket a 925 SPECrate2026_int_base contro 898 di una AMD EPYC 9755 a doppio socket — circa 3%. Ma quei numeri sono stime provenienti da un sistema pre-produzione, compilate internamente con GNU 15.2, non submission ufficiali SPEC. Ufficialmente, sistemi EPYC a doppio socket già superano 1.000, e le parti Turin Dense superano 1.200.
Dove sta andando
I primi campioni di silicio sono andati a OpenAI, Anthropic, Oracle Cloud e SpaceX AI; il ProLiant Compute DL394 Gen12 di HPE arriverà nell'autunno 2026. Nvidia sostiene fino a 1,8x sui carichi di lavoro agentici rispetto a x86.